서울시 송파구 법원로 128 문정 SK V1 GL메트로시티 C동 1320호 이니프로 교육장
10:00 ~ 17:00 (1일6시간, 총3일 18시간, 중식제공, 주차지원)
12명 (선결제순)
교육시작일 일주일전까지 웹에서 주문 및 결제를 완료 하시면 됩니다.
교육시작 일주일전에 교육진행여부를 결정합니다. (※ 교육진행 최소인원은 3명입니다.)
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현재 디지털 회로의 복잡도와 사이즈가 증가함에 따라 설계 언어를 활용한 회로의 구현은 필수사항이 되었고, FPGA 역시 집적도가 증가함에 따라 응용 시스템의 복잡도가 높아지고, 이에 따라 HDL언어는 필수가 되었습니다. 현재 가장 많이 사용하고 있는 HDL은 VHDL과 Verilog HDL이 있는데 그 중 Verilog HDL은 C언어와 거의 비슷한 문법을 가지고 있습니다. 본 교육과정은 Verilog HDL을 활용하여 디지털 회로를 설계 및 검증하는 방법을 습득하는 과정입니다. Verilog HDL의 문법과 코딩 기법을 익힌 후 실습용 FPGA 보드와 자일링스 개발툴인 Vivado를 사용하여 실습을 함으로써 몸에 익히는 과정을 포함하고 있습니다.
시 간 | 주 요 내 용 | 교육방법 |
---|---|---|
1일차 – Introduction |
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이론 50% 실습 50% |
2일차 – Basic Logic Design and Debugging |
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이론 50% 실습 50% |
3일차 – Advanced Logic Design |
|
이론 50% 실습 50% |
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