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  • Verilog HDL Design using Vivado 교육

Verilog HDL Design using Vivado 교육

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3일 18시간 교육, 중식 제공, 주차지원
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교육
방문 수령지 : 경기도 성남시 중원구 사기막골로 99 성남센트럴비즈타워2차 B동 913호
상품코드
1000618090
제조사
Inipro
교육시작일
Ultra96 Training Kit

상품상세정보


▶ 장소 및 일정

  • 교육 장소

    서울시 송파구 법원로 128 문정 SK V1 GL메트로시티 C동 1320호 이니프로 교육장 


  • 교육 일정


  • 교육 시간

    10:00 ~ 17:00 (1일6시간, 총3일 18시간, 중식제공, 주차지원)

  • 제한 인원

    12명 (선결제순)


▶ 교육신청 및 진행

  • 교육 신청

    교육시작일 일주일전까지 웹에서 주문 및 결제를 완료 하시면 됩니다.


  • 교육 진행

    교육시작 일주일전에 교육진행여부를 결정합니다. (※ 교육진행 최소인원은 3명입니다.)


  • 세금계산서

    - 카드결제시에는 세금계산서 발행이 안됩니다.
    - 전자세금계산서 발행을 위해 사전에 사업자등록증사본 및 담당자 성함, 연락처, 이메일주소를 이니프로 이메일(sales@inipro.net) 또는 팩스(02-6956-9019)로 보내 주시기 바랍니다.


▶ 과정개요

현재 디지털 회로의 복잡도와 사이즈가 증가함에 따라 설계 언어를 활용한 회로의 구현은 필수사항이 되었고, FPGA 역시 집적도가 증가함에 따라 응용 시스템의 복잡도가 높아지고, 이에 따라 HDL언어는 필수가 되었습니다. 현재 가장 많이 사용하고 있는 HDL은 VHDL과 Verilog HDL이 있는데 그 중 Verilog HDL은 C언어와 거의 비슷한 문법을 가지고 있습니다. 본 교육과정은 Verilog HDL을 활용하여 디지털 회로를 설계 및 검증하는 방법을 습득하는 과정입니다. Verilog HDL의 문법과 코딩 기법을 익힌 후 실습용 FPGA 보드와 자일링스 개발툴인 Vivado를 사용하여 실습을 함으로써 몸에 익히는 과정을 포함하고 있습니다.


▶ 교육목적

  • Verilog HDL의 기본 문법 및 코딩 기법 습득.

  • Verilog HDL을 사용하여 여러 가지 디지털 회로를 설계하는 능력 배양.

  • Verilog HDL로 설계한 회로를 Xilinx의 EDA 툴인 Vivado를 활용하여 synthesis, timing analysis, simulation, debugging 하는 방법 습득

  • 프로젝트를 통한 디지털회로 설계 능력 심화


▶ 교육대상

  • 디지털 로직을 Verilog HDL로 구현하고 검증하는 방법을 습득하고자 하시는 분

  • FPGA를 이용하여 디지털 로직을 구현하고 검증하는 방법을 습득하고자 하시는 분


▶ 선수과정및지식

  • 디지털 논리회로

  • C언어 또는 기타 프로그래밍 언어 코딩 경험


▶ 툴 & 키트


▶ 교육 자료
▶ 교육내용

시 간 주 요 내 용 교육방법
1일차 – Introduction
  • Introduction
  • Verilog HDL Basics
  • Verilog HDL Basic Syntax
  • Instantiation
  • Behavioral Modeling
이론 50%
실습 50%
2일차 – Basic Logic Design and Debugging
  • Simulation
  • Sequential Circuit
  • Timing Analysis
  • Hardware Debugging
이론 50%
실습 50%
3일차 – Advanced Logic Design
  • Memory
  • FSM(Finite State Machine)
  • Verilog HDL Advanced Syntax
  • Projects
이론 50%
실습 50%

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